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    • 专利摘要:
    Beieinem Hochvolt-Feldeffekttransistor mit einer ersten Wanne (11)eines ersten Leitfähigkeitstypsin einem Substrat (10) eines zweiten Leitfähigkeitstyps, mit einer Source(14) und einer Drain (15) in der ersten Wanne, die jeweils vom erstenLeitfähigkeitstyp sind,und mit einem Gate (16) vom zweiten Leitfähigkeitstyp, das in einer zweitenWanne (12) vom zweiten Leitfähigkeitstypangeordnet ist, ist die zweite Wanne vom retrograden Typ, wobeidie Elemente Source, Gate und Drain durch Feldoxidbereiche (13abis 13d) voneinander beabstandet sind. Von dem Gate (16) in Richtungauf Source und Drain erstrecken sich Feldplatten (17a, 17b) über dem Feldoxid(13a, 13b).
    公开号:DE102004018153A1
    申请号:DE200410018153
    申请日:2004-04-08
    公开日:2005-12-08
    发明作者:Martin Dr. Knaipp
    申请人:Austriamicrosystems AG；
    IPC主号:H01L29-808
    专利说明:
    [0001] DieErfindung betrifft einen Hochvolt-Feldeffekttransistor mit einerersten Wanne eines ersten Leitfähigkeitstypsin einem Substrat eines zweiten Leitfähigkeitstyps, mit einer Sourceund einer Drain von jeweils dem ersten Leitfähigkeitstyp in der ersten Wanne,mit einem Gate des zweiten Leitfähigkeitstyps,das in einer zweiten Wanne des zweiten Leitfähigkeitstyps angeordnet ist.
    [0002] Einderartiger Feldeffekttransistor ist als Sperrschicht-Feldeffekttransistor(JFET) bekannt. Ein Vorteil dieses Typs von Feldeffekttransistorist das geringe Rauschen. In Verbindung mit einer integrierten Schaltungwerden diese Feldeffekttransistoren insbesondere in Leistungs-Anwendungeneingesetzt. Ein Ziel dieser Anwendungen ist es, einen Transistorbereit zu stellen, der eine hohe Durchbruchspannung mit einem niedrigenWiderstand im eingeschalteten Zustand verbindet und dabei eine geringeFlächebenötigt. Üblich sindspezielle Herstellungsprozesse fürdie JFETs mit epitaktischen Schichten.
    [0003] Ausder US 2002/0132406 A1 ist ein vertikaler Hochvolt-Transistor mit mehrfachenSperrschicht-Leitungskanälenbekannt, der in übereinanderliegenden Ebenen einer n-Wanne vergrabene Zonen enthält.
    [0004] Ausder US 6,153,453 istein Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors inVerbindung mit weiteren MOS-Transistoren bekannt, die bei niedrigenSpannungen und Frequenzen eingesetzt werden. Für die Herstellung des Sperrschicht-Feldeffekttransistorswird der verwendete Niedervolt-Prozess der MOS-Transistoren mit geringen Änderungenverwendet.
    [0005] DerErfindung liegt die Aufgabe zu Grunde, einen verbesserten Hochvolt-Sperrschicht-Feldeffekttransistoranzugeben, der im wesentlichen mit einem Niedervolt-Prozess hergestelltwerden kann.
    [0006] DieseAufgabe löstdie Erfindung mit den Merkmalen der unabhängigen Patentansprüche. Ausgestaltungender Erfindung sind in abhängigen Ansprüchen gekennzeichnet.
    [0007] DieErfindung hat den Vorteil, dass der Hochvolt-Sperrschicht-Feldeffektransistor zusammenmit weiteren Transistoren einer integrierten Schaltung hergestelltwerden kann, ohne dass der Niedervolt-Prozess wesentlich geändert werdenmuss. Damit könnendie Eigenschaften der Niedervolt- oder auchder anderen Hochvolttransistoren erhalten bleiben. Mit lediglicheiner weiteren Maske, die auch für dieHerstellung weiterer Hochvolt-Transistoren verwendet werden kann,gelingt die Herstellung des JFET. Die unterhalb des Gate erzeugteretrograde Wanne (zweite Wanne) bewirkt eine Vergleichmäßigung derelektrischen Feldstärkenzwischen den hoch dotierten Gebieten, so dass der erfindungsgemäße Sperrschicht-Feldeffekttransistorbei hohen Spannungen ohne Gefahr eines Durchbruchs betrieben werdenkann.
    [0008] Esist vorteilhaft, wenn sich unterhalb des Source- bzw. Drainanschlussesje eine flache Wanne in die tiefe Wanne erstreckt.
    [0009] Ineiner Ausgestaltung der Erfindung ist vorgesehen, dass auf Feldoxidbereichen,die zwischen den hoch dotierten Anschlussbereichen angeordnet sind,Feldplatten erzeugt werden, mit denen eine Feldsteuerung möglich ist.Die Feldplatten können gleichzeitigmit den Elektroden der MOS-Transistorendes Niedervolt-Prozesses hergestellt werden.
    [0010] Ineiner bevorzugten Ausführungsformist vorgesehen, dass die Feldplatten etwa oberhalb des pn-Übergangszwischen der ersten Wanne und der retrograden Wanne enden.
    [0011] Ineiner anderen Ausführungsformsind die Feldplatten elektrisch mit der jeweils zugeordneten Source-oder und Drain-Anschlussbereichen verbunden.
    [0012] Beidem Verfahren zur Herstellung des Hochvolt-Feldeffekttransistors wird der Hochvolt-Feldeffekttransistorgleichzeitig mit weiteren MOS-Transistoren in der zweiten Wannemittels einer Maskierung fürdie retrograde Wanne und nachfolgender Ionenimplantation hergestellt.
    [0013] Bevorzugtwird mit einer Maske eine geringere Weite (Abstand vom Boden derzweiten Wanne zum Substrat) der ersten Wanne unterhalb der zweitenWanne als außerhalbder zweiten wanne eingestellt.
    [0014] DieErfindung wird nachfolgend an Hand von Ausführungsbeispielen in den Figurender Zeichnung nähererläutert.Die Figuren dienen allein der Veranschaulichung der Erfindung undsind daher nur schematisch und nicht maßstabsgetreu ausgeführt. UnterschiedlicheBereiche gleichen Leitfähigkeitstyps sindschematisch durch punktierte oder strichlierte Linien abgegrenzt,währendBereiche unterschiedlichen Leitfähigkeitstypsschematisch mittels durchgezogener Linien abgegrenzt sind. GleicheElemente oder gleich wirkende Elemente sind mit gleichen Bezugszeichenversehen. Es zeigen:
    [0015] 1 einenschematischen Querschnitt durch ein erstes Ausführungsbeispiel eines erfindungsgemäßen Sperrschicht-Feldeffekttransistors,
    [0016] 2 einenschematischen Querschnitt durch ein zweites Ausführungsbeispiel des erfindungsgemäßen Sperrschicht-Feldeffekttransistors,
    [0017] 3 einenschematischen Querschnitt durch ein drittes Ausführungsbeispiel des erfindungsgemäßen Sperrschicht-Feldeffekttransistorszur Erläuterungder Herstellung der Einsatzspannung,
    [0018] 4 einenschematischen Querschnitt durch einen erfindungsgemäßen Sperrschicht-Feldeffekttransistorzusammen mit weiteren Transistoren und
    [0019] 5 einenschematischen Querschnitt durch einen n-Kanal und einen p-Kanal-Niedervolt-Feldeffekttransistorim Zusammenhang mit 4.
    [0020] Gemäß 1 istin einem Substrat 10, insbesondere mit p-Leitfähigkeit,eine tiefe n-dotierte Wanne 11 angeordnet. An der Oberfläche derAnordnung, das heißtauf der Oberflächeder Wanne 11, sind Feldoxidbereiche 13a bis 13d hergestellt.Die Feldoxidbereiche 13 lassen Fenster frei, in denen die Anschlussbereicheder Feldeffekttransistoren als hoch dotierte Zonen angeordnet sind.So sind in der tiefen n-Wanne 11 der Sourceanschluss 14 undder Drainanschluss 15 hergestellt. Beide Bereiche 14 und 15 sindhoch dotiert und haben n-Leitfähigkeit.In einem Fenster zwischen Source und Drain ist, durch Feldoxidbereiche 13a und 13b getrennt,das Gate 16 hergestellt. Der Gateanschluss 16 hatp-Leitfähigkeit undist hoch dotiert. Bei dem Sperrschicht-Feldeffekttransistor handelt es sichdemnach um einen n-Kanal Sperrschicht-Feldeffekttransistor (NJFET).
    [0021] Unterhalbdes Gate 16 ist eine tiefe p-dotierte Wanne 12 alsretrograde Wanne implantiert, die sich bis unter die Feldoxidbereiche 13a und 13b erstreckt.Die retrograde Wanne 12 hat ein Zentrum ihrer Dotierungskonzentrationetwa mittig zwischen der Unterkante des Feldoxids und dem Grenzbereichzur tiefen n-Wanne 11. Unterhalb der tiefen Wanne 12 liegtin der tiefen n-Wanne 11 der Sperrschichtkanal, dessenBreite durch das an das Gate 16 angelegte negative Potenzialgesteuert wird. Damit kann mittels des Gatepotenzials in bekannterWeise der Stromfluss zwischen Source und Drain gesteuert werden. DerSperrschichtkanal wird durch die n-Wanne 11 und die p-Wanne 12 undderen Dotierungen charakterisiert.
    [0022] Dietiefe n-Wanne 11 und die hoch dotierten Bereiche 14, 15 und 16 können gleichzeitigmit entsprechenden Bereichen einer integrierten Schaltung erzeugtwerden. Gleiches gilt fürdie Feldoxidbereiche 13. Für die retrograde Wanne 12 istgegenüber einemreinen Niedervolt-Prozess eine zusätzliche Maskierung erforderlich,mit der gleichzeitig andere retrograde Wannen für Hochvolt-Feldeffekttransistorenauf der integrierten Schaltung hergestellt werden.
    [0023] Zurweiteren Verbesserung der Spannungsfestigkeit bzw. der Hochvolteigenschaftenist unterhalb des Source- bzw. Drainanschlusses 14 bzw. 15 jeeine flache n-Wanne 21 vorgesehen, die sich in die tiefen-Wanne 11 erstreckt. Gleichfalls ist unterhalb des Gateanschlusses 16 eineflache p-dotierte Wanne 22 vorgesehen, die sich in dietiefe p-Wanne erstreckt. Die flache p-Wanne ist ebenfalls als retrogradeWanne implantiert. Die flachen Wannen 21 bzw. 22 sindniedriger dotiert als die darüberliegenden Anschlussbereiche 14, 15 bzw. 16,aber höherals die tiefen Wannen 11 bzw. 12. Dadurch kanndie elektrische Feldstärkebei Anlegen einer Spannung an die Anschlussbereiche gesteuert bzw.linearisiert werden.
    [0024] Umeinen Durchbruch zwischen Gate und Source bzw. Drain an der Oberfläche derAnordnung bei besonders hohen Spannungen bzw. Potenzialen sicherzu verhindern, sieht das Ausführungsbeispiel gemäß 2 aufden Feldoxidbereichen 13a bzw. 13b zusätzlich gegenüber 1 Feldplatten 17a bzw. 17b vor.Die Feldplatte 17a ist dabei mit der Drain 15 elektrischverbunden, währenddie Feldplatte 17b mit der Source 14 elektrischverbunden ist. Die Feldplatten 17 erstrecken sich in etwavon der Gate 16 bis oberhalb des Randes der retrogradenWanne 12. Die Feldplatten 17 haben eine hohe Leitfähigkeit undwerden z.B. als Polysiliziumbereiche gleichzeitig mit Gate-Elektrodenanderer Transistoren hergestellt.
    [0025] Beider Herstellung der Wannen, die sich hier nur beispielhaft auf einen0,35 μm-Niedervolt-Prozessbeziehen, wird zunächstin dem Substrat 10 die n-Wanne 11 hergestellt.Mittels einer im Bereich des vorgesehenen JFET großflächigen Impantationwerden Phosphor-Ionen mit einer Energie von vorzugsweise ca. 300keV und einer Dosis von ca. 8,3 × 1012 cm-3 hergestellt. Phosphorionen sind beweglicherals grundsätzlichebenfalls verwendbare Arsen-Ionen und bewirken eine gleichmäßigere Dotierungsverteilungin der n-Wanne.
    [0026] Danachwird die p-Wanne hergestellt. Mittels einer an sich bekannten Maskierung,die im Bereich der zu erzeugenden Wanne ein Fenster hat, werden p-Ionen,bevorzugt Bor-Ionen, implantiert. Hierbei ist eine Doppelimplantationmit zunächstca. 300 keV und einer Dosis von ca. 5 × 1012 cm-3 vorgesehen und danach eine Implantationmit der Energie ca. 150 keV und der gleichen Dosis von ca. 5 × 1012 cm-3.
    [0027] Beianschließendenthermischen Prozessschritten, beispielsweise im Zusammenhang mitder Herstellung der Feldoxidbereiche, diffundieren die Dotierstoffeder doetierten Bereiche aus. Die tiefe n-Wanne 11 ist allerdingsschon vor der Implantation der tiefen p-Wanne 12 durcheine zu Prozessbeginn erfolgte n-Diffusion, z.B. bei 1150 °C über 700Minuten, fast vollständigausdiffundiert. Die tiefe p-Wanne 12 istals retrograde Wanne ausgeführt,bei der auch nach der Durchführungder thermischen Schritte in der wannentiefe eine höhere Dotierstoffkonzentration vorhandenist als im oberen Bereich der Wanne.
    [0028] DieFeldplatten 17 erlauben eine verbesserte Steuerung deselektrischen Feldes, so dass die Konzentration der n-Wanne 11 erhöht werdenkann. Gleichzeitig erlaubt die verbesserte Feldsteuerung einen höheren Transistorstromim eingeschalteten Zustand. Darüberhinaus kann die laterale Ausdehnung des Sperrschicht-Feldeffekttransistorskleiner dimensioniert werden, ohne dass es zu einem elektrischenDurchbruch kommt.
    [0029] Gemäß 3 istdargestellt, wie die Einsatzspannung des Transistors nach 2 eingestellt werdenkann. Dazu wird bei der Implantation I11 der tiefen n-Wanne 11 imBereich des späterenGateanschlusses 16 ein definiertes Implantationsfenstermit der Abschattungsmaske M11 bei der an sich großflächigen Implantationvorgesehen. Die Maske M11 bewirkt, dass unter ihr weniger Phosphor-Ionenweniger tief in das Substrat 10 eindringen als außerhalbder Abschattungsmaske M11. Dadurch ersteckt sich nach den folgendenTemperaturschritten die tiefe n-Wanne in diesem Bereich nicht sotief in das Substrat 10 wie außerhalb und es ergibt sichdie gezeigte verminderte Wannentiefe der tiefen n-Wanne 11. ZumBoden der retrograden tiefen p-Wanne kann dann mit deren Erzeugungder Abstand A eingestellt werden. Die tiefe n-Wanne 11 wirdsymmetrisch um den Gatebereich durch streifenförmige Implantationsöffnungenin der Abschattungsmaske implantiert. Je kleiner der Abstand A,umso kleiner ist die Einsatzspannung des Transistors. Bei einemgroßenAbstand A erhältman wegen der hohen Einsatzspannung sehr günstige Einschaltwiderstände. Indiesem Fall werden aber die Feldplatten 17 zur Steuerung deselektrischen Feldes benötigt,damit man die hohe Gatespannung anlegen kann.
    [0030] EineEinsatzmöglichkeitdes erfindungsgemäßen Sperrschicht-Feldeffekttransistorsbesteht darin, dass dieser beim Anlegen einer Spannung an die integrierteSchaltung einen Stromfluss ermöglicht unterdamit die Schaltung bzw. zunächsteinen Spannungsregler aktivieren kann. Sobald der Spannungsreglerseinen normalen Betriebszustand erreicht hat, kann dieser den Sperrschicht-Feldeffekttransistor ausschalten.
    [0031] Gemäß 4 istein Sperrschicht-Feldeffekttransistor HVJFET der beschriebenen Artzusammen mit einem Niedervolt-TransistorLVN und einem weiteren n-Kanal Hochvolttransistor HVN, die jeweils einisoliertes Gate haben, dargestellt. Der Übersichtlichkeit halber sindalle Anschlussbereiche fürGate, Source und Drain mit durchgezogenen Linien dargestellt.
    [0032] 4 entsprechendsind der n-Kanal Niedervolttransistor als LVN mit Drain 215,Source 214 und Gate 217, das durch ein Gateoxid 218 isoliertist, in einer retrograden tiefen p-Wanne 212 angeordnet, die zusammenmit der tiefen p-Wanne 12 und der tiefen p-Wanne 112 hergestelltwird. In der tiefen p-Wanne 212 liegteine flache p-Wanne 222 unterhalb der Anschlussbereiche.Die Kanalzone liegt zwischen Drain und Source. Es ist in diesemFall vorgesehen, dass der n-Kanal Niedervolttransistor LVN und derSperrschicht-FeldeffekttransistorHVJFET in derselben tiefen n-Wanne 11 angeordnet bzw. hergestelltsind.
    [0033] DerHochvolttransistor HVN hat in einem Fenster zwischen Feldoxidbereichen 13 dien-dotierte Drain 115, unter der eine flache n-Wanne 121 liegt, diewiederum in der tiefen n-Wanne 111 liegt. Dieser Wannenaufbauverringert die Feldstärkebelastung. Dien-dotierte Source 114 erstreckt sich bis zu einer flachenp-Wanne 122, die in einer retrograden tiefen p-Wanne 112 angeordnetist. Ein ebenfalls n-dotierter Bereich 116 dient als Masseanschluss(body). Oberhalb der Kanalzone der tiefen p-Wanne 112 liegtdie mittels eines Gateoxids 118 isolierte Gateelektrode, diesich bis auf den Feldoxidbereich 13 hin erstreckt und dorteine Feldplatte 117 zur Feldsteuerung bildet.
    [0034] Gemäß 5 istin vergrößerter Weiseder n-Kanal Niedervolttransistor LVN gemäß 4 zusammenmit einem p-KanalNiedervolttransistor LVP in einer tiefen p-Wanne 211 angeordnet.Der p-Kanal Niedervolttransistor LVP hat die Anschlussbereiche 314 und 315 für Sourceund Drain sowie das Gate 317 über dem Gateoxid 318.Source und Drain sowie die Kanalzone liegen in einer flachen n-Wanne 321.
    [0035] Wiezu erkennen ist, könnendie tiefen n-Wannen 11 und 111 sowie die tiefenp-Wannen 12, 112 und 212 im selben Prozessschrittdes Niedervoltprozesses hergestellt werden. Ebenso können die flachenn-Wannen 21, 121 und 321 sowie die flachen p-Wannen 22, 122 und 222 imselben Prozessschritt hergestellt werden. Diese sogenannte Wiederverwendung(reuse) der Wannen bzw. deren Masken ermöglicht einen äußerst kostengünstigenHerstellprozess. Dabei sind folgende Zuordnungen getroffen.
    [0036] ImHochvolttransistor bildet die tiefe n-Wanne 111 die Driftzonefür denNMOS-Transistor.
    [0037] Dieniedrig dotierten tiefen n-Wannen 11, 111 und 211 wirkenallgemein als Isolationselement gegenüber dem p-Substrat 10.Die relativ hoch dotierte flache n-Wanne 121 dient zumFeldstärkeabbau (drain-engineering)des Hochvolt-Transistors, ebenso wie die flachen n-Wannen 21 und 321.
    [0038] Diemit der retrograden Wanne 12 hergestellte tiefe p-Wanne 112 bzw. 212 bildetjeweils den Kanalbereich des Hochvolt-Transistors HVN und des NiedervolttransiatorsLVN. Die flache p-Wanne 122 bzw. 22 dient alsKanalbereich des Hochvolt-NMOS-TransistorsHVN bzw. ist im Gatebereich des Hochvolt-Sperrschicht-Feldeffekttransitors vorgesehen.Weiterhin ist sie als Element 222 für den n-Kanal NiedervolttransistorLVN
    [0039] Diebeschriebene funktionale Mehrfachnutzung der dargestellten Wannenfür verschiedene Transistorenbildet einen erheblichen Effizienzgewinn bei der Herstellung derartigerHochvoltbauelemente mittels eines Niedervoltprozesses. Mit nur 4 Wannenlassen sich sowohl Niedervolt- als auch Hochvolttransistoren herstellen.Auf diese Weise sind gegenüberanderen Herstellverfahren derartiger gemischter Bauelemente einebedeutende Zahl an Masken und an Lithographieschritten und somitan Prozesskosten einzusparen. Gleichzeitig können die Hochvolttransistorenund die Niedervolttransistoren unabhängig voneinander optimiertwerden. Auch dadurch lässtsich insbesondere bei den lateralen Hochvolttransistoren Silizium-bzw. Substratfläche sparen,was sich ebenfalls kostengünstigauswirkt.
    10 Substrat 11 tiefen-Wanne 12 tiefep-Wanne 13 Feldoxid 14 Source 15 Drain 16 Gate 17 Feldplatte 21 flachen-Wanne 22 flachep-Wanne I11 n-Implantation M11 Maskefür n-Implantation
    权利要求:
    Claims (9)
    [1] Hochvolt-Feldeffekttransistor mit einer ersten Wanne(11) eines ersten Leitfähigkeitstypsin einem Substrat (10) eines zweiten Leitfähigkeitstyps,mit einer Source (14) und einer Drain (15) inder ersten Wanne, die jeweils vom ersten Leitfähigkeitstyp sind, mit einemGate (16) vom zweiten Leitfähigkeitstyp, das in einer zweitenWanne (12) vom zweiten Leitfähigkeitstyp angeordnet ist,wobei die zweite Wanne vom retrograden Typ ist und die ElementeSource, Gate und Drain durch Feldoxidbereiche (13a bis 13d) voneinanderbeabstandet sind.
    [2] Hochvolt-Feldeffekttransistor nach Anspruch 1, beidem sich unterhalb der Source bzw. der Drain je eine weitere Wanneentsprechend gleichen Leitfähigkeitstypsin die erste bzw. zweite Wanne erstreckt.
    [3] Feldeffekttransistor nach Anspruch 1 oder 2, dadurchgekennzeichnet, dass die zweite Wanne bei der Implantation einengeschütztenvon 0,5 μmunterhalb der Oberflächehat und darunter mit 5 × 1012 cm-3 dotiert ist.
    [4] Feldeffekttransistor nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass sich von dem Gate (16)in Richtung auf Source und Drain Feldplatten (17a, 17b)auf dem Feldoxid (13a, 13b) erstrecken.
    [5] Feldeffekttransistor nach Anspruch 4, dadurch gekennzeichnet,dass die Feldplatten etwa oberhalb des Halbleiterübergangsvon der zweiten Wanne zur ersten Wanne enden.
    [6] Feldeffekttransistor nach Anspruch 4 oder 5, dadurchgekennzeichnet, dass die Source-seitige Feldplatte (17b)elektrisch mit der Source (14) und die Drain-seitige Feldplatte(17a) elektrisch mit der Drain (15) verbundensind.
    [7] Verfahren zur Herstellung eines Hochvolt-Feldeffekttransistors,insbesondere nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dassder Hochvolt-Feldeffekttransistor gleichzeitig mit weiteren MOS-Transistorenin der zweiten Wanne mittels einer Maskierung für die retrograde Wanne (12)und nachfolgender Ionenimplantation hergestellt wird.
    [8] Verfahren nach Anspruch 7, dadaurch gekennzeichnet,dass mit einer Maske (M11) eine geringere Weite, gemessen als Abstandvom Boden der zweiten Wanne zum Substrat, der ersten Wanne unterhalbder zweiten Wanne als außerhalbder zweiten Wanne eingestellt wird.
    [9] Verfahren nach Anspruch 7 oder 8, dadaurch gekennzeichnet,dass die die Implantation durch streifenförmig angeordnete Öffnungender Maske (M11) geschieht.
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